Ocena wydajnosci architektury 3D SRAM z wykorzystaniem wspólosiowych TSV [Polish]

By S L Divya and R Arun Prasath

Ukladanie w stosy urządzeń logicznych i pamięciowych w technologii 3D ma zasadnicze znaczenie dla utrzymania tempa rozwoju zgodnie z prawem Moore'a. W integracji 3D urządzenia pamięciowe mogą byc ukladane w stosy na procesorach. Architektura pamięci 3D oparta na TSV umożliwia ponowne wykorzystanie uklad w logicznych z wieloma warstwami pamięci. Konwencjonalna pamięc 3D charakteryzuje się niską prędkością, wysokim zużyciem energii i niską wydajnością z powodu dużego obciążenia pasożytniczego TSV i zmienności PVT między warstwami. Aby przezwyciężyc te ograniczenia, w niniejszym artykule przedstawiono fizyczny projekt architektury p l-master-slave (SMS) pamięci 3D SRAM, kt ra zapewnia interfejs logiczny SRAM o stalym obciążeniu w r żnych warstwach oraz wysoką tolerancję na zmiany PVT między warstwami. Schemat SMS jest polączony z samoczynnie taktowanym r żnicowym TSV (STDT) wykorzystującym schemat śledzenia obciążenia TSV w celu uzyskania niewielkiego wahania napięcia TSV w celu stlumienia obciążenia mocy i prędkości komunikacji sygnalu międzywarstwowego TSV wynikającego z dużych obciążeń pasożytniczych TSV w projektach UMCP ze skalowalnymi warstwami i szerokim IO. Zapewnia to uniwersalną platformę pojemności pamięci.

• Format: Paperback
• Language: Polish
• ISBN: 6209279120
• ISBN13: 9786209279126
• Release Date: November 2025
• Publisher: Wydawnictwo Nasza Wiedza
• Length: 72 Pages
• Weight: 0.24 lbs.
• Dimensions: 9.0" x 0.2" x 6.0"