Je pr sente une nouvelle conception d'un additionneur fUll 1 bit avec un style de conception hybride-CMOS. Mon approche permet d'obtenir des op rations faible consommation d' nergie dans une technologie de 90 nm. Le style de conception hybride-CMOS utilise divers circuits CMOS de style logique pour construire de nouveaux additionneurs complets avec les sp cifications souhait es. Le nouveau circuit d'additionneur complet SERF (FA) optimis pour un fonctionnement tr s faible consommation d' nergie est bas sur des portes XOR modifi es avec un gating d'horloge pour minimiser la consommation d' nergie. Il g n re galement des sorties oscillation compl te simultan ment. Le nouveau circuit d'additionneur complet fonctionne avec succ s basse tension avec une excellente int grit du signal. Le nouvel additionneur affiche de meilleures mesures de puissance et de d lai par rapport aux additionneurs standard. Pour valuer les performances du nouvel additionneur complet dans un circuit r el, nous avons r alis des compresseurs 4-2,5-2,5-3,7-2,11-2,15-4,31-5 qui sont essentiellement utilis s dans les modules multiplicateurs des filtres DSP. Les r sultats de la simulation utilisant la technologie CMOS 90nm standard sont fournis. Les r sultats de la simulation montrent une r duction de 5 20 % de la puissance et du d lai pour une fr quence de 50 MHz et une plage de tensions d'alimentation de 1,1 V.
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