Circuits numériques utilisant des techniques de réduction de la puissance de fuite sous le seuil [French]

By M Nakshatra and Kalagadda Bikshalu

Les nombreux efforts de recherche en mati re de conception de circuits VLSI faible consommation d' nergie se sont intensifi s avec la demande croissante d'appareils lectroniques portables. Gr ce la technologie avanc e des circuits int gr s, la taille minimale des composants des circuits VLSI ne cesse de diminuer. Les fabricants de puces VLSI exploitent efficacement l'avantage de la r duction possible de la taille des composants en redimensionnant (r duisant) les conceptions existantes de puces VLSI qui permettent d'augmenter la vitesse du circuit. La r duction de la g om trie du transistor et l'augmentation exponentielle du nombre de transistors sur une seule puce rendent la gestion de l' nergie vitale pour la conception des circuits VLSI. La fuite sous le seuil est la principale composante de la puissance de fuite dans les circuits VLSI. Cette fuite doit tre r duite afin que l' nergie soit mieux g r e. Des techniques telles que CMOS, stack, sleep et sleepy keeper sont utilis es pour contr ler la fuite sous le seuil. Ces techniques efficaces de conception de circuits num riques faible consommation r duisent la dissipation globale d' nergie.

• Format: Paperback
• Language: French
• ISBN: 6208678242
• ISBN13: 9786208678241
• Release Date: February 2025
• Publisher: Editions Notre Savoir
• Length: 76 Pages
• Weight: 0.25 lbs.
• Dimensions: 0.2" x 6.0" x 9.0"