Avaliação do desempenho da arquitetura SRAM 3D utilizando TSV coaxial [Portuguese]

By R Arun Prasath and S L Divya

O empilhamento 3D de dispositivos l gicos e de mem ria essencial para manter a lei de Moore em vigor. Na integra o 3D, os dispositivos de mem ria podem ser empilhados na parte superior dos processadores. A arquitetura de mem ria 3D baseada em TSV permite a reutiliza o de chips l gicos com v rias camadas de mem ria. A mem ria 3D convencional sofre com sobrecarga de velocidade, energia e rendimento devido grande carga paras tica do TSV e varia es PVT entre camadas. Para superar essas limita es, este artigo apresenta o projeto f sico de uma arquitetura semi-mestre-escravo (SMS) de SRAM 3D que fornece uma interface l gica-SRAM de carga constante em v rias camadas empilhadas e alta toler ncia para varia es em PVT entre camadas. O esquema SMS combinado com TSV diferencial auto-sincronizado (STDT), empregando um esquema de rastreamento de carga TSV para obter uma pequena oscila o de tens o TSV para suprimir os sobrecustos de energia e velocidade da comunica o de sinal TSV entre camadas, resultantes de grandes cargas paras ticas TSV em projetos UMCP com camadas empilhadas escal veis e IO ampla. Isso fornece uma plataforma de capacidade de mem ria universal.

• Format: Paperback
• Language: Portuguese
• ISBN: 6209284248
• ISBN13: 9786209284243
• Release Date: November 2025
• Publisher: Edicoes Nosso Conhecimento
• Length: 72 Pages
• Weight: 0.24 lbs.
• Dimensions: 9.0" x 0.2" x 6.0"